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2019-10-25 14:10 來(lái)源：京東作者：京東

內(nèi)容簡(jiǎn)介:　　《系統(tǒng)芯片（SOC）設(shè)計(jì)方法與實(shí)踐》主要介紹了系統(tǒng)芯片（SOC）的設(shè)計(jì)原理、方法，以及工程實(shí)踐。結(jié)合多年的教學(xué)經(jīng)驗(yàn)、項(xiàng)目實(shí)踐以及累積的資料，并借鑒國(guó)內(nèi)外經(jīng)典教材的寫作手法編著而成。內(nèi)容參考Xilinx公司和ARM公司新的官方文檔，吸收國(guó)內(nèi)外新的相關(guān)專業(yè)文獻(xiàn)，提取其精華，并提供具有針對(duì)性的實(shí)踐項(xiàng)目例程?！断到y(tǒng)芯片（SOC）設(shè)計(jì)方法與實(shí)踐》旨在讓每位讀者能夠?qū)OC設(shè)計(jì)有一個(gè)深入的理解，并且在教材的指導(dǎo)下，以動(dòng)手實(shí)踐的方式掌握相關(guān)的專業(yè)技能，為未來(lái)的學(xué)習(xí)和工作打下堅(jiān)實(shí)的基礎(chǔ)。
　　《系統(tǒng)芯片（SOC）設(shè)計(jì)方法與實(shí)踐》可分為四部分：第一部分內(nèi)容講述硬件描述語(yǔ)言VHDL和Verilog HDL的基本語(yǔ)法以及如何實(shí)現(xiàn)基本數(shù)字邏輯單元的設(shè)計(jì)。第二部分講述了數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計(jì)以及SOC芯片的體系結(jié)構(gòu)。第三部分涉及設(shè)計(jì)的形式化驗(yàn)證、靜態(tài)時(shí)序分析以及可測(cè)試設(shè)計(jì)。第四部分主要內(nèi)容為可編程邏輯器件以及ASIC后端設(shè)計(jì)流程及方法。書中的案例基于Xilinx公司的Vivado設(shè)計(jì)套件，并提供相應(yīng)的VHDL/Verilog HDL參考源代碼。

作者簡(jiǎn)介:

目錄:第1章緒論
1．1 集成電路概述
1．1．1 集成電路的誕生和發(fā)展
1．1．2 我國(guó)集成電路的發(fā)展
1．1．3 集成電路的分類
1．2 SOC概述
1．2．1 SOC的分類
1．2．2 SOC涉及的關(guān)鍵技術(shù)
1．2．3 SOC設(shè)計(jì)流程
1．2．4 SOC技術(shù)的發(fā)展方向
1．3 VHDL與Verilog HDL
1．3．1 VHDL和Verilog HDL的相同點(diǎn)
1．3．2 VHDL和Verilog HDL的區(qū)別
1．3．3 學(xué)習(xí)VHDL和Verilog HDL的要點(diǎn)
1．4 開(kāi)發(fā)平臺(tái)Vivado

第2章 VHDL語(yǔ)言基礎(chǔ)
2．1 引言
2．2 VHDL的基礎(chǔ)知識(shí)
2．2．1 VHDL程序的結(jié)構(gòu)
2．2．2 VHDL常用資源庫(kù)中的程序包
2．2．3 VHDL的詞法單元
2．2．4 數(shù)據(jù)對(duì)象和類型
2．2．5 表達(dá)式與運(yùn)算符
2．3 VHDL結(jié)構(gòu)體的描述方式
2．3．1 結(jié)構(gòu)體的行為描述
2．3．2 結(jié)構(gòu)體的RTL描述
2．3．3 結(jié)構(gòu)體的結(jié)構(gòu)化描述
2．4 結(jié)構(gòu)體的子結(jié)構(gòu)形式
2．4．1 進(jìn)程
2．4．2 復(fù)雜結(jié)構(gòu)體的多進(jìn)程組織方法
2．4．3 塊
2．4．4 子程序
2．5 順序語(yǔ)句和并發(fā)語(yǔ)句
2．5．1 順序語(yǔ)句
2．5．2 并發(fā)語(yǔ)句
2．6 VHDL中的信號(hào)和信號(hào)處理
2．6．1 信號(hào)的驅(qū)動(dòng)源
2．6．2 信號(hào)的延遲
2．6．3 仿真周期和信號(hào)的δ延遲
2．6．4 信號(hào)的屬性函數(shù)
2．6．5 帶屬性函數(shù)的信號(hào)
2．7 VHDL的其他語(yǔ)句
2．7．1 ATTRIBUTE（屬性）描述與定義語(yǔ)句
2．7．2 斷言（ASSERT）語(yǔ)句
2．7．3 TEXTIO
2．8 多值邏輯
2．8．1 三態(tài)數(shù)值模型
2．8．2 多值邏輯
2．9 元件例化
2．9．1 設(shè)計(jì)通用元件
2．9．2 構(gòu)造程序包
2．9．3 元件的調(diào)用
2．10 配置
2．10．1 默認(rèn)配置
2．10．2 元件配置
2．10．3 塊的配置
2．10．4 結(jié)構(gòu)體的配置
習(xí)題2

第3章硬件描述語(yǔ)言Verilog
3．1 引言
3．2 Verilog HDL的基礎(chǔ)知識(shí)
3．2．1 模塊說(shuō)明部分
3．2．2 端口說(shuō)明部分
……

第4章基本數(shù)字邏輯單元的設(shè)計(jì)
第5章數(shù)字系統(tǒng)的層次結(jié)構(gòu)設(shè)計(jì)
第6章系統(tǒng)集成芯片的體系結(jié)構(gòu)
第7章形式化驗(yàn)證
第8章靜態(tài)時(shí)序分析
第9章可測(cè)試設(shè)計(jì)DFT
第10章可編程邏輯器件
第11章 ASIC后端設(shè)計(jì)
附錄用Nexys4 FPGA開(kāi)發(fā)板配置Microblaze
參考文獻(xiàn)

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