內(nèi)容簡介:　　《國外電子與通信教材系列·CMOS數(shù)字集成電路：分析與設(shè)計(jì)（第四版）》詳細(xì)講述了CMOS數(shù)字集成電路的相關(guān)內(nèi)容，在第三版的基礎(chǔ)上增加了新的內(nèi)容和章節(jié)，提供了反映現(xiàn)代技術(shù)發(fā)展水平和電路設(shè)計(jì)的最新資料。全書共15章。第1章至第8章詳細(xì)討論MOS晶體管的相關(guān)特性和工作原理、基本反相器電路設(shè)計(jì)、組合邏輯電路及時(shí)序邏輯電路的結(jié)構(gòu)與工作原理；第9章至第13章主要介紹應(yīng)用于先進(jìn)VLSI芯片設(shè)計(jì)的動(dòng)態(tài)邏輯電路、先進(jìn)的半導(dǎo)體存儲電路、低功耗CMOS邏輯電路、數(shù)字運(yùn)算和轉(zhuǎn)換電路、芯片的I/O設(shè)計(jì)；第14章和第15章分別討論電路的可制造性設(shè)計(jì)和可測試性設(shè)計(jì)這兩個(gè)重要問題。

作者簡介:　　 王志功，東南大學(xué)教授、電路學(xué)科帶頭人，任射頻與光電集成電路研究所所長。
　　
　　 竇建華，合肥工業(yè)大學(xué)副教授，碩士生導(dǎo)師，主要從事電路理論、電子技術(shù)、通信電子線路、EDA的教學(xué)科研和IC設(shè)計(jì)方面的教學(xué)和科研工作。

目錄:第1章 概論
1.1 發(fā)展歷史
1.2 本書的目標(biāo)和結(jié)構(gòu)
1.3 電路設(shè)計(jì)舉例
1.4 VLSI設(shè)計(jì)方法綜述
1.5 VLSI設(shè)計(jì)流程
1.6 設(shè)計(jì)分層
1.7 規(guī)范化、模塊化和本地化的概念
1.8 VLSI的設(shè)計(jì)風(fēng)格
1.9 設(shè)計(jì)質(zhì)量
1.1 0封裝技術(shù)
1.1 1計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)
習(xí)題

第2章 MOS場效應(yīng)管的制造
2.1 概述
2.2 制造工藝的基本步驟
2.3 CMOSn阱工藝
2.4 CMOS技術(shù)的發(fā)展
2.5 版圖設(shè)計(jì)規(guī)則
2.6 全定制掩膜版圖設(shè)計(jì)
習(xí)題

第3章 MOS晶體管
3.1 金屬-氧化物-半導(dǎo)體（MOS）結(jié)構(gòu)
3.2 外部偏置下的MOS系統(tǒng)
3.3 MOS場效應(yīng)管（MOSFET）的結(jié)構(gòu)和作用
3.4 MOSFET的電流-電壓特性
3.5 MOSFET的收縮和小尺寸效應(yīng)
3.6 MOSFET電容
習(xí)題

第4章 用SPICE進(jìn)行MOS管建模
4.1 概述
4.2 基本概念
4.3 一級模型方程
4.4 二級模型方程
4.5 三級模型方程
4.6 先進(jìn)的MOSFET模型
4.7 電容模型
4.8 SPICEMOSFET模型的比較
附錄 典型SPICE模型參數(shù)
習(xí)題

第5章 MOS反相器的靜態(tài)特性
5.1 概述
5.2 電阻負(fù)載型反相器
5.3 MOSFET負(fù)載反相器
5.4 CMOS反相器
附錄 小尺寸器件CMOS反相器的尺寸設(shè)計(jì)趨勢
習(xí)題

第6章 MOS反相器的開關(guān)特性和體效應(yīng)
6.1 概述
6.2 延遲時(shí)間的定義
6.3 延遲時(shí)間的計(jì)算
6.4 延遲限制下的反相器設(shè)計(jì)
6.5 互連線電容的估算
6.6 互連線延遲的計(jì)算
6.7 CMOS反相器的開關(guān)功耗
附錄 超級緩沖器的設(shè)計(jì)
習(xí)題

第7章 組合MOS邏輯電路
7.1 概述
7.2 帶偽nMOS（pMOS）負(fù)載的MOS邏輯電路
7.3 CMOS邏輯電路
7.4 復(fù)雜邏輯電路
7.5 CMOS傳輸門
習(xí)題

第8章 時(shí)序MOS邏輯電路
8.1 概述
8.2 雙穩(wěn)態(tài)元件的特性
8.3 SR鎖存電路
8.4 鐘控鎖存器和觸發(fā)器電路
8.5 鐘控存儲器的時(shí)間相關(guān)參數(shù)
8.6 CMOS的D鎖存器和邊沿觸發(fā)器
8.7 基于脈沖鎖存器的鐘控存儲器
8.8 基于讀出放大器的觸發(fā)器
8.9 時(shí)鐘存儲器件中的邏輯嵌入
8.1 0時(shí)鐘系統(tǒng)的能耗及其節(jié)能措施
附錄
習(xí)題

第9章 動(dòng)態(tài)邏輯電路
9.1 概述
9.2 傳輸晶體管電路的基本原理
9.3 電壓自舉技術(shù)
9.4 同步動(dòng)態(tài)電路技術(shù)
9.5 動(dòng)態(tài)CMOS電路技術(shù)
9.6 高性能動(dòng)態(tài)邏輯CMOS電路
習(xí)題

第10章 半導(dǎo)體存儲器
10.1 概述
10.2 動(dòng)態(tài)隨機(jī)存儲器（DRAM）
10.3 靜態(tài)隨機(jī)存儲器（SRAM）
10.4 非易失存儲器
10.5 閃存
10.6 鐵電隨機(jī)存儲器（FRAM）
習(xí)題

第11章 低功耗CMOS邏輯電路
11.1 概述
11.2 功耗綜述
11.3 電壓按比例降低的低功率設(shè)計(jì)
11.4 開關(guān)激活率的估算和優(yōu)化
11.5 減小開關(guān)電容
11.6 絕熱邏輯電路
習(xí)題

第12章 算術(shù)組合模塊
12.1 概述
12.2 加法器
12.3 乘法器
12.4 移位器
習(xí)題

第13章 時(shí)鐘電路與輸入/輸出電路
13.1 概述
13.2 靜電放電（ESD）保護(hù)
13.3 輸入電路
13.4 輸出電路和L（di/dt）噪聲
13.5 片內(nèi)時(shí)鐘生成和分配
13.6 閂鎖現(xiàn)象及其預(yù)防措施
附錄 片上網(wǎng)絡(luò)：下一代片上系統(tǒng)（SoC）的新模式
習(xí)題

第14章 產(chǎn)品化設(shè)計(jì)
14.1 概述
14.2 工藝變化
14.3 基本概念和定義
14.4 實(shí)驗(yàn)設(shè)計(jì)與性能建模
14.5 參數(shù)成品率的評估
14.6 參數(shù)成品率的最大值
14.7 最壞情況分析
14.8 性能參數(shù)變化的最小化
習(xí)題

第15章 可測試性設(shè)計(jì)
15.1 概述
15.2 故障類型和模型
15.3 可控性和可觀察性
15.4 專用可測試性設(shè)計(jì)技術(shù)
15.5 基于掃描的技術(shù)
15.6 內(nèi)建自測（BIST）技術(shù)
15.7 電流監(jiān)控IDDQ檢測
習(xí)題
參考文獻(xiàn)
物理和材料常數(shù)
公式