EDA技術實用教程：Verilog HDL版（第6版）簡介，目錄書摘
2019-10-15 17:31
來源：京東
作者：京東
EDA技術實用教程：Verilog HDL版（第6版）
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內(nèi)容簡介:
《EDA技術實用教程：Verilog HDL版（第6版）》根據(jù)課堂教學和實驗操作的要求，以提高實際工程設計能力為目的，深入淺出地對EDA技術、Verilog HDL硬件描述語言、FPGA開發(fā)應用及相關知識做了系統(tǒng)和完整的介紹，使讀者通過《EDA技術實用教程：Verilog HDL版（第6版）》的學習并完成推薦的實驗，能初步了解和掌握EDA的基本內(nèi)容及實用技術。
《EDA技術實用教程：Verilog HDL版（第6版）》包括EDA的基本知識、常用EDA工具的使用方法和目標器件的結構原理、以向導形式和實例為主的方法介紹的多種不同的設計輸入方法、對Verilog的設計優(yōu)化以及基于EDA技術的典型設計項目。各章都安排了習題或針對性較強的實驗與設計。書中列舉的大部分Verilog設計實例和實驗示例實現(xiàn)的EDA工具平臺是Quartus 11 13.1／16.1，硬件平臺是Cyclone 4E／LP系列FPGA，并在EDA實驗系統(tǒng)上通過了硬件測試。
《EDA技術實用教程：Verilog HDL版（第6版）》可作為高等院校電子工程、通信、工業(yè)自動化、計算機應用技術、電子對抗、儀器儀表、數(shù)字信號或圖像處理等學科的本科生或研究生的電子設計、EDA技術課程和Verilog HDL硬件描述語言的教材及實驗指導書，同時也可作為相關專業(yè)技術人員的自學參考書。
作者簡介:
目錄:第1章 EDA技術概述
1．1 EDA技術及其發(fā)展
1．2 EDA技術實現(xiàn)目標
1．3 硬件描述語言
1．4 HDL綜合
1．5 自頂向下的設計技術
1．6 EDA技術的優(yōu)勢
1．7 ：EDA設計流程
1．7．1 設計輸入（原理圖／HDL文本編輯）
1．7．2 綜合
1．7．3 適配
1．7．4 時序仿真與功能仿真、靜態(tài)時序分析
1．7．5 編程下載
1．7．6 硬件測試
1．8 ASIC及其設計流程
1．8．1 ASIC設計簡介
1．8．2 ASIC設計一般流程簡述
1．9 常用EDA工具
1．9．1 設計輸入編輯器
1．9．2 HDL綜合器
1．9．3 仿真器與時序分析器
1．9．4 適配器
1．9．5 下載器
1．10 Quartus概述
1．11 IP核
1．12 EDA技術發(fā)展趨勢管窺
習題
第2章 FPGA與CPLD的結構原理
2．1 PLD概述
2．1．1 PLD的發(fā)展歷程
2．1．2 PLD分類
2．2 簡單PLD結構原理
2．2．1 邏輯元件符號表示
2．2．2 PROM結構原理
2．2．3 PLA結構原理
2．2．4 PAL結構原理
2．2．5 GAL結構原理
2．3 CPLD的結構原理
2．4 FPGA的結構原理
2．4．1 查找表邏輯結構
2．4．2 Cyclone 4E／10LP系列器件的結構
2．4．3 Cyclone 10GX系列器件的結構
2．4．4 內(nèi)嵌Flash的FPGA器件
2．5 硬件測試
2．5．1 內(nèi)部邏輯測試
2．5．2 JTAG邊界掃描
2．6 PLD產(chǎn)品概述
2．6．1 Intel（原Altera）公司的PLD器件
2．6．2 Lattice公司的PLD器件
2．6．3 Xilinx公司的PLD器件
2．6．4 MicroChip（原MicroSemi）公司的PLD器件
2．6．5 Intel公司的FPGA配置方式與配置器件
2．6．6 國產(chǎn)FPGA器件
2．7 CPLD／FPGA的編程與配置
2．7．1 CPLD在系統(tǒng)編程
2．7．2 FPGA配置方式
2．7．3 FPGA專用配置器件
2．7．4 使用單片機配置FPGA
習題
第3章 組合電路的Verilog設計
3．1 半加器電路的Verilog描述
3．2 多路選擇器的Verilog描述
3．2．1 4選1多路選擇器及case語句表述方式
3．2．2 4選1多路選擇器及assign語句表述方式
3．2．3 4選l多路選擇器及條件賦值語句表述方式
3．2．4 4選l多路選擇器及條件語句表述方式
3．3 Verilog加法器設計
3．3．1 全加器設計及例化語句應用
3．3．2 8位加法器設計及算術操作符應用
3．3．3 算術運算操作符
3．3．4 BCD碼加法器設計
3．4 組合邏輯乘法器設計
3．4．1 參數(shù)定義關鍵詞parameter和localparam
3．4．2 整數(shù)型寄存器類型定義
3．4．3 for語句用法
3．4．4 移位操作符及其用法
3．4．5 兩則乘法器設計示例
3．4．6 repeat語句用法
3．4．7 while語句用法
3．4．8 parameter的參數(shù)傳遞功能
3．5 RTL概念
習題
……
第4章 時序仿真與硬件實現(xiàn)
第5章 時序電路的Verilog設計
第6章 宏功能模塊應用及相關語法
第7章 MCU與FPGA片上系統(tǒng)開發(fā)
第8章 Verilog HDL深入
第9章 Verilog Test Bench仿真與時序分析
第10章 Verilog狀態(tài)機設計技術
第11章 16位CPU創(chuàng)新設計
第12章 Verilog知識拾遺
附錄 EDA開發(fā)系統(tǒng)及相關軟硬件
參考文獻
1．1 EDA技術及其發(fā)展
1．2 EDA技術實現(xiàn)目標
1．3 硬件描述語言
1．4 HDL綜合
1．5 自頂向下的設計技術
1．6 EDA技術的優(yōu)勢
1．7 ：EDA設計流程
1．7．1 設計輸入（原理圖／HDL文本編輯）
1．7．2 綜合
1．7．3 適配
1．7．4 時序仿真與功能仿真、靜態(tài)時序分析
1．7．5 編程下載
1．7．6 硬件測試
1．8 ASIC及其設計流程
1．8．1 ASIC設計簡介
1．8．2 ASIC設計一般流程簡述
1．9 常用EDA工具
1．9．1 設計輸入編輯器
1．9．2 HDL綜合器
1．9．3 仿真器與時序分析器
1．9．4 適配器
1．9．5 下載器
1．10 Quartus概述
1．11 IP核
1．12 EDA技術發(fā)展趨勢管窺
習題
第2章 FPGA與CPLD的結構原理
2．1 PLD概述
2．1．1 PLD的發(fā)展歷程
2．1．2 PLD分類
2．2 簡單PLD結構原理
2．2．1 邏輯元件符號表示
2．2．2 PROM結構原理
2．2．3 PLA結構原理
2．2．4 PAL結構原理
2．2．5 GAL結構原理
2．3 CPLD的結構原理
2．4 FPGA的結構原理
2．4．1 查找表邏輯結構
2．4．2 Cyclone 4E／10LP系列器件的結構
2．4．3 Cyclone 10GX系列器件的結構
2．4．4 內(nèi)嵌Flash的FPGA器件
2．5 硬件測試
2．5．1 內(nèi)部邏輯測試
2．5．2 JTAG邊界掃描
2．6 PLD產(chǎn)品概述
2．6．1 Intel（原Altera）公司的PLD器件
2．6．2 Lattice公司的PLD器件
2．6．3 Xilinx公司的PLD器件
2．6．4 MicroChip（原MicroSemi）公司的PLD器件
2．6．5 Intel公司的FPGA配置方式與配置器件
2．6．6 國產(chǎn)FPGA器件
2．7 CPLD／FPGA的編程與配置
2．7．1 CPLD在系統(tǒng)編程
2．7．2 FPGA配置方式
2．7．3 FPGA專用配置器件
2．7．4 使用單片機配置FPGA
習題
第3章 組合電路的Verilog設計
3．1 半加器電路的Verilog描述
3．2 多路選擇器的Verilog描述
3．2．1 4選1多路選擇器及case語句表述方式
3．2．2 4選1多路選擇器及assign語句表述方式
3．2．3 4選l多路選擇器及條件賦值語句表述方式
3．2．4 4選l多路選擇器及條件語句表述方式
3．3 Verilog加法器設計
3．3．1 全加器設計及例化語句應用
3．3．2 8位加法器設計及算術操作符應用
3．3．3 算術運算操作符
3．3．4 BCD碼加法器設計
3．4 組合邏輯乘法器設計
3．4．1 參數(shù)定義關鍵詞parameter和localparam
3．4．2 整數(shù)型寄存器類型定義
3．4．3 for語句用法
3．4．4 移位操作符及其用法
3．4．5 兩則乘法器設計示例
3．4．6 repeat語句用法
3．4．7 while語句用法
3．4．8 parameter的參數(shù)傳遞功能
3．5 RTL概念
習題
……
第4章 時序仿真與硬件實現(xiàn)
第5章 時序電路的Verilog設計
第6章 宏功能模塊應用及相關語法
第7章 MCU與FPGA片上系統(tǒng)開發(fā)
第8章 Verilog HDL深入
第9章 Verilog Test Bench仿真與時序分析
第10章 Verilog狀態(tài)機設計技術
第11章 16位CPU創(chuàng)新設計
第12章 Verilog知識拾遺
附錄 EDA開發(fā)系統(tǒng)及相關軟硬件
參考文獻
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